环球仪器上海SMT 工艺实验室工艺研究工程师 李 忆 
美国纽约州宾汉姆顿市Unovis 先进半导体部高级工程师 牛天放博士 
美国纽约州宾汉姆顿市Unovis 全球市场总监 Jacques Coderre

引言 
随着移动消费型电子产品对于小型化，功能集成以及大存储空间的要求的进一步提升，元器件的 
小型化高密度封装形式也越来越多，如多模块封装(MCM)，系统封装(SiP)，倒装晶片等应用得 
越来越多。而元件堆叠装配(PoP, Package on Package)技术的出现更加模糊了一级封装与二级装配 
之间的界线，在大大提高逻辑运算功能和存储空间的同时，也为终端用户提供了自由选择器件组 
合的可能，生产成本也得以更有效的控制。对于3G 手机PoP 无疑是一个值得考虑的优选方案。 
勿庸置否，随着小型化高密度封装的出现，对高速与高精度装配的要求变得更加关键。相关的组 
装设备和工艺也更具先进性与高灵活性。元器件堆叠装配(Package on Package)技术必须经受这一新的挑战。

元器件堆叠装配技术市场情况及其推动力 
当前半导体封装发展的趋势是越来越多的向高频、多芯片模块(MCM)，系统集成(SiP)封装，堆 
叠封装(PiP, PoP)发展，从而传统的装配等级越来越模糊，出现了半导体装配与传统电路板装配 
间的集成，如倒装晶片(Flip Chip)直接在终端产品装配。半导体装配设备中的特征功能开始出现 
在多功能精细间距贴片机上，同时具有较高的精度，又有助焊剂应用的功能。可以说，元件堆叠 
技术是在业已成熟的倒装晶片装配技术上发展起来的。 
自2003 年前元件堆叠技术大部分还只是应用在闪存及一些移动记忆卡中，2004 年开始出现了移 
动电话的逻辑运算单元和存储单元之间的堆叠装配。 在此财政年度内整个堆叠技术市场的平均 
增长率达60%。 预计到2009 年增长率达21%，其中移动电话对于堆叠装配技术的应用将占整 
个技术市场的17%, 3G 手机，MPEG4 将大量采用此技术。 
元器件堆叠装配技术市场情况简图 (资料来自Prismark) 
移动通信产品关键是要解决”带宽”的问题，通俗的讲就是高速处理信号的能力。这就需要新型的
数字信号处理器，解决方案之一就是在逻辑控制器上放置一枚存储器(通常为动态存储器)，实现 
了小型化，功能也得以强化。 而成熟的倒装晶片技术促成了这一技术大量应用的可能。基本上 
我们可以利用现有的SMT 现有的和下游资源及现成的物流供应链导入此技术进行大批量生产。

堆叠装配元器件的结构 
元器件内芯片的堆叠大部分是采用金线键合的方式( Wire Bonding), 堆叠层数可以从2 层到8 层。 
STMICRO 声称迄今厚度达40 微米的芯片可以从两个堆叠到八个(SRAM, flash, DRAM)，40 微米 
的芯片堆叠8 个总厚度为1.6mm，堆叠两个厚度为0.8mm。 
器件内置器件(PiP, Package in Package), 封装内芯片通过金线键合堆叠到基板上,同样的堆叠通过 
金线再将两个堆叠之间的基板键合,然后整个封装成一个元件便是PiP(器件内置器件)。 
PiP 封装的外形高度较低，可以采用标准的SMT 电路板装配工艺，单个器件的装配成本较低。 但 
由于在封装之前单个芯片不可以单独测试，所以总成本会高(封装良率问题)，而且事先需要确定 
存储器结构，器件只能由设计服务公司决定，没有终端使用者选择的自由。 
元件堆叠装配(PoP, Package on Package), 在底部元器件上面再放置元器件，逻辑+存储通常为2 
到4 层，存储型PoP 可达8 层。 外形高度会稍微高些，但是装配前各个器件可以单独测试，保 
障了更高的良品率，总的堆叠装配成本可降至最低。 器件的组合可以由终端使用者自由选择， 对
于3G 移动电话，数码像机等这是优选装配方案。 
各种堆叠封装工艺成本比较

Source: ITRS 2005 Roadmap

电路板装配层次的 PoP 
Amkor PoP 典型结构 
?? 底部PSvfBGA(Package Stackable very thin fine pitch BGA) 
?? 顶部Stacked CSP(FBGA, fine pitch BGA) 
底部PSvfBGA 结构 
?? 外形尺寸10-15mm 
?? 中间焊盘间距0.65mm，底部 
?? 焊球间距0.5mm(0.4mm) 
?? 基板FR-5 
?? 焊球材料 63Sn37Pb/Pb-free 
顶部SCSP 结构 
?? 外形尺寸4-21mm 
?? 底部球间距0.4-0.8mm 
?? 基板Polyimide 
?? 焊球材料 63Sn37Pb/Pb-free 
?? 球径0.25-0.46mm 
底部元件和顶部元件组装后的空间关系 
PoP 装配的重点是需要控制元器件之间的空间关系，如果它们之间没有适当的间隙的话，那么会 
有应力的存在，而这对于可靠性和装配良率来讲是致命的影响。概括起来其空间关系有以下这些 
需要我们关注： 
?? 底部器件的模塑高度(0.27-0.35mm) 
?? 顶部器件回流前焊球的高度与间距e1 
?? 回流前，顶部器件底面和底部元件顶面的间隙f1 
?? 顶部器件回流后焊球的高度与间距e2 
?? 回流后，顶部器件底面和底部元件顶面的间隙f2 
而影响其空间关系的因素除了基板和元器件设计方面，还有 
基板制造工艺，元件封装工艺以及SMT 装配工艺，以下都 
需要加以关注的方面: 
?? 焊盘的设计 
?? 阻焊膜窗口 
?? 焊球尺寸 
?? 焊球高度差异 
?? 蘸取的助焊剂或锡膏的量 
?? 贴装的精度 
?? 回流环境和温度 
?? 元器件和基板的翘曲变形 
?? 底部器件模塑厚度 
PoP 的SMT 工艺流程 
典型的SMT 工艺流程: 
1. 非PoP 面元件组装(印刷、贴片、回流和检查) 
2. PoP 面锡膏印刷 
3. 底部元件和其它器件贴装 
4. 顶部元件蘸取助焊剂或锡膏 
5. 顶部元件贴装 
6. 回流焊接及检测 
顶层CSP 元件这时需要特殊工艺来装配了，由于锡膏印刷已经不可能，除非使用特殊印刷钢网(多 
余设备和成本,工艺复杂), 将顶层元件浸蘸助焊剂或锡膏后以低压力放置在底部CSP 上。 
贴装过程如图 
板基准点辨识 
---定位基准点或焊垫 
拾取元件 
---华夫盘, 真空盘, 送料器 
元件辨识 
---根据元件焊球辨识 
局部基准点辩识 
----底部元件背面的基准点 
蘸取助焊剂 
元件贴装 
----吸嘴选择 vs 硅材 
PoP 装配工艺的关注点 
1. 顶部元件助焊剂或锡膏量的控制 
助焊剂或锡膏的厚度需要根据元件焊球尺寸来确定，保证适当的而且稳定均匀的厚度，使最 
小的焊球也能在浸蘸过程中蘸上适量的助焊剂或锡膏。需要考虑优先选择低残留免清洗助焊 
剂或锡膏，如果需要底部填充工艺的话，必须考虑助焊剂/锡膏与阻焊膜及底部填充材料的兼 
容性问题。 
顶部元件浸蘸助焊剂还是锡膏，会有不同的考虑：浸蘸锡膏可以一定程度的补偿元件的翘曲 
变形，同时焊接完后元件离板高度(Standoff)稍高，对于可靠性有一定的帮助，但浸蘸锡膏会 
加剧元件焊球本来存在的大小差异,可能导致焊点开路。 
下图为顶部元件浸蘸在0.2mm 厚的锡膏中,组装在玻璃片上看到的情形 
Fiducial recognition 
Component recognition 
Die pick-up 
Fluxing 
Placement 
Local 
fiducial 
助焊剂薄膜 
设定膜厚使锡球蘸取足够助焊剂 
设定膜厚使锡球蘸取足够助焊剂 
蘸在焊球上的锡膏 
0.4mm焊球 
下图为顶部元件浸蘸在0.2mm 厚的助焊剂中,组装在玻璃片上看到的情形 
2. 贴装过程中基准点的选择和压力的控制 
底层元件以整板基准点来矫正没有问题，上层元件是以整板基准点还是以其底层元件背面上 
的局部基准点来矫正就需要斟酌了。 如果同样选择整板基准点，会很方便，不需要任何变更， 
产出率也会高， 但贴装精度成了争论的焦点，事实上贴装的精度会受到影响。 而选择其底 
层元件背面上的局部基准点，贴片周期会长产出率受到影响，对处理基准点的像机提出了挑 
战（焦距的问题）。 但是贴片的精度会得以保证。 
这时贴装压力的控制也变得非常重要。 过高的压力会将底层元件的锡膏压塌，造成短路和 
锡珠，高压力贴装多层元件也会因压力不平衡导致器件倒塌。 所以贴装及浸蘸过程中需要较 
低的贴装压力。 
多层堆叠贴装后在传送过程中要求传输轨道运转更加平稳，机器设备之间轨道接口要顺畅， 
避免回流焊接之前传送过程中的震动冲击。 
3. 底部元件锡膏印刷工艺的控制 
底部元件球间距是0.5mm 或0.4mm 的CSP,对于锡膏印刷是一个挑战，需要优化PCB 焊盘的 
设计，印刷钢网的开孔设计也需要仔细考虑。 锡膏的选择也成为关键，往往会有锡膏过量或 
不足的现象。对于精细间距的晶圆级CSP 的锡膏印刷，我们环球仪器SMT 工艺实验室做过 
很多的研究，应用合适的PCB 及钢网设计加以良好的印刷工艺控制，可以获得批量生产条件 
下高的装配良率。 
4. 回流焊接工艺的控制 
首先我们面临的是对于无铅回流焊接工艺选择焊接环境的问题。 在空气中焊接，特别是对于 
无铅工艺，增加了金属的氧化、润湿不好、焊球不能完整的塌陷。 
在低氧气浓度(<50ppm)氮气中焊接，降低了金属氧化，润湿效果好，能够形成完整的塌陷， 
而且表现出良好的自对中性。 但0201/0402 这类元件会出现立碑现象，另外焊接成本也会增 
加25-50%。 
由于无铅焊接的温度较高，较薄的元件和基板(厚度可达0.3mm)在回流焊接过程中横容易热变 
形，需要细致的优化回流焊接温度曲线。同时监控顶层元件表面与底层元件内部温度非常重 
要，既要考虑顶层元件表面温度不要过高，又要保证底层元件焊球和锡膏充分熔化形成良好 
的焊点(有时底层元件焊球可能是高铅材料,此时焊球可能不熔或部分熔融,锡膏则熔化冷却形 
成焊点)。 对于多层堆叠装配,升温速度建议控制在1.5C/S 以内，防止热冲击及炉内移位或其 
它焊接缺陷。在保证焊接品质的前提下让回流温度尽量的低，最大程度的降低热变形的可能。 
C4 元件在焊接过程中，高度会有一定程度的降低，这可以补偿焊球高度的不一致性，但是基 
Die 
Board 
Pad 
Before reflow After reflow 
45 um 
125 um 80 um 
Flux 
Bump height 
difference 
蘸在焊球上的助焊剂 
流到了玻璃片上 
0.4mm焊球 
板焊盘要设计适当的公差，将焊接过程中的变形及不共面性一并考虑。 
5. 回流焊接后的检查 
堆叠两层应用X-ray 来检查应该没有什么问题，只要在产品上设计适当的参照，可以轻易检 
查出元件是否有偏移等。 但对于多层堆叠要清楚的检查各层焊点情况，实非易事，这时需要 
X-ray 检查仪具有分层检查的功能了。 
6. 对多层堆叠装配的返修是将要面临的重大挑战 
如何将需要返修的元件移除并成功重新贴装，而不影响其它堆叠元件和周围元件及电路板是值 
得我们研究的重要课题。 虽然业界已有上下温度可以单独控制的返修台，但要处理如此薄的元 
件(0.3mm)实属不易，很难不影响到其它堆叠元件。 很多时候可能需要将元件全部移除然后再重 
新贴装。 对于无铅产品的返修变得尤为困难，多次高温带来金属氧化，焊盘剥离，元件和基板 
的变形及损坏，金属间化合物的过度生长等问题，不容忽视。无铅产品的焊盘返修过程中的重新 
整理本来就是一个问题。 
7. 是否需要底部填充 
为了提高产品的可靠性，可以考虑进行底部填充工艺。 对于两层堆叠，可以对上层元件进行 
底部填充，也可以两层元件都做填充。 如果上下层元件外形尺寸一样，便没有空间单独对上层 
元件进行底部填充，需要对上下层元件同时进行底部填充，填料能否在两层元件间完整流动需要 
关注。 适当的点胶路径，适当的胶量控制可以有效控制填料中的气泡。 回流焊接过程中过多的 
助焊剂残留会影响到添填料在元件下的流动，导致气孔的出现。环球仪器SMT 工艺实验室正在 
进行针对堆叠装配底部填充工艺方面的研究，包括材料之间兼容性的问题，工艺的优化以及可靠 
性等课题。 
8. 可靠性是另一关注的重点 
目前，环球仪器SMT 工艺实验室正在进行的另一个项目就是堆叠装配可靠性的研究。从目 
前采用跌落测试的研究结果来看，失效主要发生在两层元件之间的连接。位置主要集中在元件角 
落处的焊点。失效模式为在底部元件的上表面焊点沿IMC 界面裂开，如下图。似乎和Ni/Au 焊 
盘的脆裂相关，其失效机理还有待进一步研究。 
下图为染色试验分析，发现元件角落处的焊点出现失效。 
元件角落处的焊点出现失效 
底部元件的上表面焊点沿IMC 界面裂开 
下图为切片试验分析，电子扫描显微镜（SEM）底下的照片。 
另外一种失效模式是在底部元件的焊盘和PCB 层压材料发生开裂。这种失效通过电气测试不 
能探测到，所以在实际产品中潜在很大的风险。造成这种失效的原因与PCB 材料选择，及其制 
造工艺相关。 
热循环测试可靠性如何呢？环球仪器SMT 工艺实验室正在进行研究中，试图找出PoP 组件 
可靠性与其它BGA/CSP 的相关性，给我们在材料的选择，PCB 及元器件的设计，工艺的控制和 
优化等方面提供参考。 
总结 
元件堆叠装配虽然与成熟的倒装晶片工艺相似，但这一工艺仍然面临一些挑战。 环球仪器引用 
了已受认证的倒装片技术上的专长，向业界提供市场上最佳的 PoP 装配解决方案。 目前在该 
领域已有许多设备应用于 3G 移动电话和视觉图形处理模块制作，以实现CSP 器件的堆叠贴放 
和同时对多器件进行助焊剂浸蘸。 设备特点：更快的速度， 4 个或7 个轴可以同时蘸取助焊剂 
或锡膏；更高的贴装精度， 精度可达9 micron@ 3 sigma，并且可以底部元件顶面的局部基准点 
来矫正上层元件；可以处理很广泛的助焊剂和锡膏；助焊剂或锡膏应用单元更简单、易操作、易 
控制、易清洁；蘸取工艺可以精确控制， 膜厚控制精确稳定， 工艺灵活可控。 结合其在美国 
和上海先进SMT 实验室的工艺技术力量，为业界提供优异的整体解决方案。 
参考资料 
1． Package Stackable Very Thin Fine Pitch BGA (PSvfBGA), Amkor Technologies, 
http://www.amkor.com/Products/all_products/PSvfBGA.cfm 
2 ． TI/Amkor/Samsung/Nokia Package-on-Package, Prismark and Binghamton 
University. 
3． Michael Meilunas, “Package on Package: An Introductory Evaluation of 
Stackable Package Technology”, Area Array Consortium 2006, Surface Mount 
Technology Laboratory, Universal Instruments Corporation, Binghamton, 
New York 13902 
4. L.Smith, M.Dreiza, A.Yoshida, “Package on Package (PoP) Stacking and Board 
Level Reliability Results”, SMTA International, 2006. 
5. Muffadal Mukadam, Antonio Prats,”0.4mm Pitch WLCSP Assembly and 
Reliability”, Area Array Consortium 2003, Surface Mount Technology 
Laboratory , Universal Instruments Corporation, Binghamton, New York 13902. 
6. David Esler, Antonio Prats, “Flux Only Assembly of Wafer Level Chip 
Scale Packages”, Area Array Consortium 2003, Surface Mount 
Technology Laboratory , Universal Instruments Corporation, Binghamton, New 
York 13902. 
环球仪器SMT 工艺实验室联系方式： 
上海办公室: 
John P. Almiranez – Sr. Laboratory & Process Engineer 
Email address: almiranz@uic.com 
Mobile no. - +86 13706210635 
Office Phone No. +86 21 -64952100 EXT 221 
深圳蛇口办公室: 
Li Yi – Process Research Engineer 
Email address: liyi@uic.com 
Mobile no. - +86 135-1034-3530 
Office Phone No. +86 755-2685-9453